隨著晶體管持續(xù)微縮，先進(jìn)芯片在性能不斷提升的同時，也面臨著供電穩(wěn)定性日益嚴(yán)峻的挑戰(zhàn)。尤其是在AI和科學(xué)計算場景下，芯片功耗不斷攀升，電源完整性已成為制約系統(tǒng)性能和可靠性的關(guān)鍵瓶頸。

在2025年IEEE國際電子器件大會（IEDM 2025）上，英特爾代工研究團(tuán)隊公布了在片上去耦電容材料領(lǐng)域取得的最新進(jìn)展，展示了多項(xiàng)有望應(yīng)用于下一代先進(jìn)工藝的關(guān)鍵技術(shù)成果。

本次大會上，英特爾代工重點(diǎn)展示了三種面向深溝槽結(jié)構(gòu)的金屬-絕緣體-金屬（MIM）電容材料，分別為鐵電鉿鋯氧化物（HZO）、氧化鈦（TiO）和鈦酸鍶（STO）。這些材料均可與標(biāo)準(zhǔn)芯片后端（BEOL）制造流程兼容，適合集成到先進(jìn)CMOS工藝中。

借助原子層沉積（ALD）工藝，這些新型介質(zhì)材料能夠在高縱橫比的深溝槽結(jié)構(gòu)中實(shí)現(xiàn)均勻、可控的薄膜生長，從而有效改善界面質(zhì)量并提升器件可靠性。測試結(jié)果顯示，其平面等效電容密度可達(dá)到每平方微米60至98飛法拉（fF/μm2），相較當(dāng)前主流先進(jìn)技術(shù)實(shí)現(xiàn)了顯著提升。

在性能之外，可靠性同樣是此次技術(shù)突破的核心亮點(diǎn)。相關(guān)MIM電容在漏電控制方面表現(xiàn)出色，漏電水平較行業(yè)目標(biāo)低三個數(shù)量級（1000倍），且未對電容漂移、擊穿電壓等關(guān)鍵指標(biāo)產(chǎn)生不利影響，為高功率AI芯片的長期穩(wěn)定運(yùn)行提供了保障。

除嵌入式去耦電容外，英特爾代工研究人員及其合作伙伴還在IEDM 2025期間探討了以下前沿技術(shù)話題：

超薄GaN芯粒技術(shù)：英特爾研究人員展示了業(yè)界領(lǐng)先的基于300毫米硅晶圓打造的功能完整的氮化鎵（GaN）芯粒。這項(xiàng)技術(shù)突破實(shí)現(xiàn)了僅19微米（μm）厚的超薄芯粒，比一根人類頭發(fā)還薄，同時配有完整的集成數(shù)字控制電路庫，有望解決下一代高性能電力和射頻（RF）電子器件在供電與效率方面的挑戰(zhàn)。

靜默數(shù)據(jù)錯誤：傳統(tǒng)制造測試會如何遺漏一些關(guān)鍵缺陷，這些缺陷會導(dǎo)致數(shù)據(jù)中心處理器出現(xiàn)靜默數(shù)據(jù)損壞，因此需要采用多樣化的功能測試方法來確保大規(guī)模部署的可靠性。

微縮二維場效應(yīng)晶體管的可靠性：與維也納工業(yè)大學(xué)（Technical University of Vienna）合作，英特爾的研究人員探討了二維材料（如二硫化鉬）在未來能否取代硅，用于微型化的晶體管。

二維場效應(yīng)晶體管中的選擇性邊緣工藝：與IMEC合作，英特爾的研究人員改進(jìn)了用于源極和漏極接觸形成和柵極堆疊集成的技術(shù)模塊，可與晶圓廠兼容（fab-comatible），并降低了等效氧化層厚度（EOT）。

CMOS微縮：與首爾大學(xué)合作，這一技術(shù)課堂涵蓋了互補(bǔ)金屬氧化物半導(dǎo)體（CMOS）微縮技術(shù)的最新進(jìn)展，包括如何通過平衡功耗、性能和面積，背面供電網(wǎng)絡(luò)，以及設(shè)計工藝協(xié)同優(yōu)化（DTCO）推動半導(dǎo)體技術(shù)的發(fā)展，滿足AI和HPC的算力需求。

英特爾此次展示的一系列技術(shù)進(jìn)展，反映了行業(yè)正在從“單一性能提升”轉(zhuǎn)向“系統(tǒng)級算力優(yōu)化”的整體趨勢。從更宏觀的算力發(fā)展趨勢來看，AI模型規(guī)模和計算密度的持續(xù)攀升，正在重塑芯片設(shè)計與制造的技術(shù)重心。在晶體管性能之外，供電穩(wěn)定性、能效效率以及系統(tǒng)級可靠性，正在變得越來越重要，成為驅(qū)動AI算力可持續(xù)增長的關(guān)鍵因素。